こちらの論文を見てみます。
初心者ですし、長いので複数回に分けてちょっとずつみていきいます。
Probing single electrons across 300-mm spin qubit wafers
Samuel Neyens, Otto K. Zietz, Thomas F. Watson, Florian Luthi, Aditi Nethwewala, Hubert C. George, Eric Henry, Mohammad Islam, Andrew J. Wagner, Felix Borjans, Elliot J. Connors, J. Corrigan, Matthew J. Curry, Daniel Keith, Roza Kotlyar, Lester F. Lampert, Mateusz T. Mądzik, Kent Millard, Fahd A. Mohiyaddin, Stefano Pellerano, Ravi Pillarisetty, Mick Ramsey, Rostyslav Savytskyy, Simon Schaal, Guoji Zheng, Joshua Ziegler, Nathaniel C. Bishop, Stephanie Bojarski, Jeanette Roberts & James S. Clarke
アブストラクトの要約
フォールトトレラントな量子コンピュータには多くの量子ビットが必要です。固体電子デバイスベースの量子ビット技術では、CMOS産業と同規模の製造が求められます。また、効率的なデバイステストも重要です。
Si中のスピン量子ビットは高い制御忠実度を持ちますが、歩留まりやプロセスのばらつきが課題です。ここでは、極低温300 mmウェーハプローバーを使い、1.6 Kでスピン量子ビットデバイスの性能を大量にデータ収集します。これにより、CMOS互換の製造プロセスの最適化が進み、高い歩留まりと低いばらつきが達成されます。測定の自動化により、製造プロセスの最適化が300 mmスケールでの低いディスオーダーを示すことが確認されました。これにより、CMOS産業技術の適用が量子ビットデバイスの進歩に寄与することが示されました。
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コメント
近年では量子コンピュータの開発が加速しており、５種類の量子コンピュータが開発されています。５種類には超伝導、イオン、中性原子、半導体、光が含まれますが、より性能の高い量子コンピュータが求められており、最終的にまだ市場投入されていない最後の方式として半導体に注目が集まっています。現在の量子コンピュータの性能では十分に市場を満足させることができず、半導体の高い量産技術と微細プロセスに期待がかかっています。半導体を量子コンピュータとして利用する場合、1K-3K程度の低温環境下にて磁場をかけることでスピンを利用した量子コンピュータとして製造ができます。ここでは最近の半導体を利用した量子コンピュータ業界における研究開発が記述されています。
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本文の要約
シリコン量子ドットスピン量子ビットは、単一および二量子ビットで99％以上の忠実度を示し、エラー訂正の閾値を満たしています。現在、6つの量子ドットサイズのアレイが達成されており、1Dおよび2D構成のより大きなプラットフォームも実証されています。実用化には物理的な量子ビット数を増加させる必要があり、これは古典的なコンピューティングチップと同等の密度、体積、均一性を持つデバイスの製造を意味します。スピン量子ビットはCMOS製造インフラと互換性があるため、スケーリングの利点があります。
ムーアの法則に従った古典的なチップのスケーリングは、デバイスばらつきや性能の進歩に依存してきました。今日のスピン量子ビットでは、プロセスのばらつきと歩留まりが課題です。多くの結果はデバイススクリーニングによって得られており、満足のいく特性を持つデバイスを選別しています。アレイサイズが大きくなるにつれて、スクリーニング基準を満たすデバイスを選別するのはますます困難になります。次の段階には、歩留まりの向上と製造プロセス最適化のための効率的なテストプロセスが必要です。
CMOS製造インフラが量子デバイスのばらつきや歩留まりを改善できるかはまだ不明です。スピン量子ビットは、産業標準技術と研究技術を組み合わせたハイブリッド製造フローで作られています。より産業互換性のあるSi-MOSデバイスも実証されていますが、Si/SiO2界面でのディスオーダーに制約されています。エピタキシャルなIV族ヘテロ構造にホストされたスピン量子ビットはディスオーダーが少ないものの、300mm SiGeエピタキシーに伴うサーマルバジェットの減少やvalley-splittingの課題から、産業プロセスへの統合が難しいです。
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コメント
近年の量子コンピュータではよりエラーが少なく精度の高い計算が望まれています。そのためには誤り訂正機構を搭載する必要があり、その機構を搭載するためのデバイスの忠実度が決められています。デバイスの忠実度が一定以上の閾値であれば誤り訂正を実行できるため、99%程度がまずは一旦の目標となっています。
シリコンを利用した量子コンピュータは現在一次元に電子をトラップして並べて計算をします。将来的には二次元配列も想定されています。量子ビットのサイズは超伝導の場合肉眼で見えるほどのサイズである一方で、電子を直接利用するシリコンの場合には単一電子なので目に見えません。今後は既存の製造設備でこうしたシリコンの忠実度と個数を増やしていくのが重要といわれています。
これまでは研究主体であったシリコンデバイスはデバイススクリーニングの結果のチャンピオンデータであったといわれていますが、現在の産業化を目指す段階として実際に製造プロセスを含めた最適化や商用化の検討が必要となってきました。
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本文の要約
製造の課題に加え、極低温での電気テストのボトルネックが、スピン量子ビットや他の固体量子技術のスケーリングに対する障壁となっています。量子デバイスのばらつきと歩留まりを改善するためには、プロセス変更と性能指標の統計的測定を組み合わせる必要があります。また、量子コンピュータスタックにパッケージングする前に最先端デバイスを特定するため、大量のデバイスを徹底的にテストする必要があります。
従来のテストシステムでは一度に1つのデバイスを冷却するため、オーバーヘッドが大きく、テスト可能なデバイスの数が限られます。解決策としては、デバイス多重化やフルウェーハプロービングがあります。特にフルウェーハプロービングは最大の柔軟性を提供し、全デバイスに同時に電気測定が可能です。量子デバイスのウェーハスケールプロービングには、必要な温度に達するための追加の冷却ハードウェアが必要です。最近では、4K以下の低温でのウェーハプロービングが可能になりました。
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コメント
これまで量子コンピュータの量産化についての議論は少なかったため、実際に量子コンピュータのチップの改善速度や開発速度が議論されることは多くなかったと思います。最近では開発競争が激化しているため、ウェはプロービングなどの検査や統計情報を取得し、開発を加速する必要性が高まっています。特に固体素子を利用する形式では極低温への冷却をする必要があるため、これまでこうした大規模で高速な検査手法が確立されていませんでしたが、最近では製品が登場するなど少しずつ可能になってきました。
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本文の要約
本研究では、二つの進展を紹介します。第一に、300mmウェーハ全体でスピン量子ビットデバイスの大量データを収集する極低温プロービングプロセスを開発しました。第二に、Si/SiGeヘテロ構造上に低いプロセス変動と低無秩序のスピン量子ビットデバイスを製造する産業互換プロセスを最適化しました。これにより、デバイスの信頼性が向上し、ウェーハ全体での自動測定が可能になりました。
スピン量子ビットデバイスはIntelのD1工場で製造され、300mm Siウェーハ上に成長したSi/Si0.7Ge0.3ヘテロ構造を使用しています。光リソグラフィと極紫外線リソグラフィを用いたパターニングにより、50～100nmのゲートピッチを探索しました。すべてのデバイスサブコンポーネントは、堆積、エッチング、化学機械研磨といった基本的な産業技術に基づいて製造され、300mmウェーハ全体で高い歩留まりと低いプロセス変動が達成されました。
私たちが使用する極低温ウェーハプローバー（クライオプローバー）は、BlueforsとAEM Aforeによって製造され、Intelとの協力で開発されました。このプローバーは、300mmウェーハを約2時間で基礎温度1.0K、電子温度1.6±0.2Kまで冷却できます。冷却後、ウェーハ上の数千のスピン量子ビットアレイとテスト構造が測定可能になります。個々のデバイスはウェーハステージ制御とマシンビジョンアルゴリズムでプローブピンに合わせられ、電圧源と電流・電圧検出器に接続されます。測定により、ゲートライン抵抗、オーミック接触抵抗、キャリア移動度、ゲートしきい値電圧、遷移電圧などが抽出され、ウェーハ全体の統計が生成されます。このプロセスは完全に自動化およびプログラム可能であり、単一デバイスの測定と比較してデータ収集が数桁速くなります。
高い歩留まりを達成するために、産業用トランジスタ製造プロセスを組み合わせたアプローチが使用されます。量子ドットは平面アーキテクチャで定義され、アクティブゲートは単層で、パッシブ層も統合されています。ゲート電極は高誘電率複合スタック（高-κスタック）で隔離され、隣接するゲートはスペーサースタックで隔離されています。
プロセス最適化の主要アプローチとして、高-κスタックの固定電荷削減とゲート層のアーキテクチャ最適化が挙げられます。固定電荷は材料や堆積条件、その後のプロセス露出によって発生します。特に、スペーサープロセスの温度を400°C以内に制限することで、固定電荷を削減し、高-κスタックの結晶化を低温で抑制できます。
プロセス最適化後、60nmゲートピッチの12量子ドット（12QD）デバイスを用いて最適化されたプロセスフローを評価しました。データ収集は完全に自動化されています。12QDデバイスは、中央のスクリーンゲートで隔離された4つのセンサードットを持つ12量子ドットの線形アレイで構成されています。各量子ドットは、電子数を制御するプランジャーゲートと、隣接ドットとのトンネル結合を調整するバリアゲートで定義されています。12量子ドットのアレイは、単一スピン量子ビットや交換のみ量子ビットとして動作可能です。また、必要に応じてマイクロマグネット層やマイクロ波電場を利用して量子ビットを制御できます。
量子プロセッサのスケールアップには、量子ビットの歩留まり向上が必要です。ウェーハ全体で232の12QDデバイスをテストし、オーミックコンタクトとゲートの歩留まりは100％、量子ドットの歩留まりは99.8％、完全なデバイスの歩留まりは96％でした。これにより、ゲート製造プロセスの一貫性と静電ゲート制御の信頼性が示されました。
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コメント
専門的すぎてノーコメントです。
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本文の要約
図で示された結果は、12QDデバイスのゲートVT値の一貫した分布を示し、特に外側の2つのゲートで系統的なシフトが観察されました。このシフトはリザーバーゲートの近接による静電的な影響と考えられます。ゲートVTのばらつきもプロセスのばらつきを示しており、マッチドペアΔVTの分析によりランダムなVT変動の標準偏差は59mVでした。
また、単一電子領域の評価では、12量子ドットの各サイトで自動電荷検出測定を行い、696の量子ドットサイトで91%の成功率で明確な遷移が観察されました。これはデバイスの性能が非常に一貫していることを示していますが、測定アルゴリズムによって制限されています。
ウェーハの成功した91％のスキャンに対して、数値アルゴリズムを用いて最初の電子（1e）遷移を特定し、「1e電圧」を抽出しました。このデータは、300mmウェーハ全体の12QDアレイでのプロセス変動を反映しています。1e電圧の変動を低減すると、自動化が容易になり、電圧共有によるインターコネクトのボトルネックを緩和できます。
1e電圧の変動は、30nmおよび50nm SiGeバリアを持つウェーハでそれぞれ61mVおよび63mVで、ゲートVTのランダム変動と一致しました。これは、単一電子領域での無秩序が多電子領域と比較して増加していないことを示しています。さらに、1e電圧変動と1e–2e加算電圧の比率は、より深い量子井戸を持つウェーハで低く、ゲートスタック上の変動源が主な原因であることを示唆しています。これにより、酸化膜の厚さを減らすなどのトランジスタ分野での戦略を用いて改善が可能です。
電荷検出データを使用して、電圧共有プロトコルとの互換性を評価しました。12QDデバイスの量子ドットのうち、中央値で63％が共通電圧で1電子に設定できると推定されました。1e電圧の変動を低減することで、自動化が容易になり、電圧共有によるインターコネクトのボトルネックを緩和できます。
また、1e遷移ラインのプランジャーとバリア電圧の差の標準偏差を計算し、30nmと50nmのSiGeバリアを持つウェーハでそれぞれ0.12Vと0.13Vと一致しました。これにより、単一電子領域での無秩序が少ないことが確認されました。
これらのデバイスはスピン量子ビットとしても優れた性能を示し、28Siデバイスでは約99.9％の高い単一量子ビットクリフォード忠実度が実証されました。高歩留まりとクライオプローバーによるテストにより、デバイス製造からスピン量子ビットの研究までのプロセスが効率化されます。
全体として、低無秩序ホスト材料（Si/SiGe）と高い静電信頼性により、最大12量子ビットの大規模かつ拡張可能な単位セルを達成しました。これらの結果は、スピン量子ビットデバイスの規模と信頼性に新たな基準を設定し、将来のより大規模で複雑なスピン量子ビットアレイへの道を開きます。
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コメント
専門的すぎてノーコメントです。
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まだまだ論文は続きますが、懲りずに頑張ろうと思います。